Componentes electrónicos
K4Z80325BC-HC14
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Solicitar este componente ↗La interfaz de alta velocidad de GDDR6 SGRAM está optimizada para conexiones punto a punto a un controlador host. Se proporciona terminación en matriz (ODT) para todas las señales de interfaz de alta velocidad para eliminar la necesidad de resistencias de terminación en el sistema. GDDR6 utiliza una arquitectura de captación previa 16n y una interfaz DDR para lograr un funcionamiento de alta velocidad. La arquitectura del dispositivo consta de dos canales totalmente independientes de 16 bits de ancho. GDDR6 opera desde un reloj diferencial CK_t y CK_c. CK es común a ambos canales. El comando y la dirección (CA) se registran en cada flanco ascendente de CK y en cada flanco descendente de CK. Hay comandos de ciclo único y de ciclo múltiple. Consulte la tabla de verdad de comandos para obtener más detalles.
Información del producto
Características
• 2 canales independientes separados con interfaz punto a punto para datos, dirección y comando
• Entradas de reloj diferencial de tasa de datos CA media CK_t/CK_c para CMD/ADD (CA) por 2 canales
• Cuatro entradas de reloj diferencial de media velocidad de datos WCK_t/WCK_c, cada una asociada con un byte de datos (DQ, DBI_n, EDC) en el canal
• Datos de doble velocidad de datos (DDR) (con respecto a WCK)
• Dirección de comando de velocidad de datos doble (DDR) (con respecto a la CK)
• 16 bancos internos
• 4 grupos de bancos para tCCDL=3 tCK y 4 tCK
• Arquitectura de captación previa 16n: 256 bits por matriz acceso de lectura o escritura por canal
• Longitud de ráfaga: solo 16
• Latencia de lectura programable: 9 a 31 tCK
• Latencia de ESCRITURA programable: 5 a 8 tCK
• ESCRIBIR Función de máscara de datos a través del bus CA (máscara de byte único/doble)
• Inversión de bus de datos (DBI) e inversión de bus de dirección de comando (CABI)
• Entrenamiento de dirección de comando: monitoreo de entrada de dirección de comando mediante señales DQ/DBI_n/EDC
• Entrenamiento de reloj WCK2CK con información de fase por señales EDC
• Entrenamiento de lectura y escritura de datos a través de READ FIFO (profundidad 6)
• Precarga del patrón READ FIFO mediante el comando LDFF
• Carga de datos de escritura directa a READ FIFO mediante el comando WRTR
• Lectura consecutiva de READ FIFO por comando RDTR
• Integridad de transmisión de datos de lectura/escritura asegurada por verificación de redundancia cíclica utilizando un CRC de velocidad de datos media o completa
• Modo de encendido/apagado de LECTURA/ESCRITURA EDC
• Patrón de retención EDC programable para CDR
• Latencia de LECTURA CRC programable=1 a 4 tCK y latencia de ESCRITURA CRC=10 a 16 tCK
• Modos de bajo consumo
• Sensor de temperatura en chip con lectura
• Precarga automática para cada acceso de ráfaga
• Modos de actualización automática y actualización automática
• 32ms, actualización automática (16k ciclos)
• Frecuencia de actualización automática controlada por sensor de temperatura y actualización automática de matriz parcial
• Actualización por banco/por-2-banco
• Terminación en matriz (ODT)
• ODT y autocalibración de fuerza del controlador de salida con resistencia externa ZQ
• Compensaciones programables de fuerza de terminación y controlador (40 ohm a 60 ohm)
• VREF interno para entradas de datos y entradas de CA con niveles programables
• Entradas VREF internas separadas para CA (comando/dirección)
• Proveedor ID1 e ID2 para identificación
• Configuración de modo x16/x8 establecida en el encendido con EDC
• Configuración del modo pseudocanal (modo PC) establecida al encender con CA6
• 1,35 V más /- 0.0Suministro de 405 V para el funcionamiento del dispositivo (VDD) (las piezas específicas admiten 1,25 V más 0,0375 V)
• 1,35 V más /- 0.0Suministro de 405 V para interfaz de E/S (VDDQ) (las piezas específicas admiten 1,25 V más 0,0375 V)
• Suministro de 1.8 más 0.108V / - 0.054V para VPP
• Paquete BGA de 180 bolas con paso de 0,75 mm
• Exploración de límites compatible con IEEE1149.1
Documentos e información técnica
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